DDR SDRAM

DDR SDRAM

DDR：多くの新しい設計に最適の選択

当社がDDR SDRAMを市場に投入した時点では、クロック信号の立ち上がり端と立ち下がり端の双方でアプリケーションがデータを転送できる革新的かつ先駆的な技術であり、SDRAMの性能を大幅に向上させました。多くの新しい設計にとってDDRはなお最適の選択であり続けており、当社は長期的な製品サポートに取り組んでいます。

motherboard blueメインストリームメモリ ニーズに対応するための取り組み

長期的なDDRサポート
当社は、多くのお客様が今後もDDRソリューションをデザインに使用し続けることを理解しています。当社は今後何年にもわたってDDRを提供するために、その実績ある技術や最高の品質、業界トップの製造効率のさらなる強化に取り組んでいます。


DDR SDRAM製品カタログと関連資料


詳細かつ具体的なテクニカルヘルプ
当社は、メモリ ビジネスにおいて、例外なく最高の技術サポートを提供するよう努めています。FAEやテクニカルノート、データシートから、シミュレーション モデル、計算機、および開発ツールにいたるまで、当社は、業界で最高品質のメモリをお客様が簡単に採用できるようお手伝いをすることを目指しています。

DDR SDRAMツールボックス
当社のDDR SDRAMツールボックスは、技術情報やサポートツール等を集約しており、DDRを使用するシステムレベルの製品を開発する設計者の皆さんをサポートします。DDR SDRAMツールボックスから、お客様はDDRテクニカルノート、DDRシステム パワー計算機、マイクロン/マザーボード適合表、その他の規格および仕様にアクセスすることができます。

DDR SDRAMツールボックス

RoHS5/6および6/6
RoHSの6/6に準拠したDDR製品の完全なポートフォリオや例外的なアプリケーションを有する業界向けの5/6に準拠した製品群の中から、選択していただくことができます。

拡張動作温度
拡張動作温度範囲により、高いストレスがかかるネットワーク機器や通信、産業向け、車載用途においても、優れた性能を保証します。

仕様 説明
密度 256Mb, 512Mb, 1Gb
コンフィギュレーション x4, x8, x16
供給電圧 2.5, 2.6V
クロック周波数 133–200 MHz
Data Rate DDR-266 to DDR-400B
温度範囲 0°C to +70°C, 
–40°C to +85°C
–40°C to +105°C
パッケージ 54-, 60-ball FBGA 
66-pin TSOP

タイプ 安全性 題名および説明 ID番号 更新日 サイズ
IBIS Behavioral Models: マイクロンは長年IBISオープンフォーラムのメンバーであり、IBIS仕様を完全にサポートします。ほとんどのマイクロン社製品のIBISモデルはマイクロン社ウェブサイトからダウンロードできます。 TN-00-07 11/2009 163.98 KB
Thermal Applications: マイクロンのコンポーネントおよびモジュールが最大許容温度を超えないようにするための一般方法や条件を定義します。 TN-00-08 05/2010 252.18 KB
Understanding Quality and Reliability Requirements for Bare Die Applications: ベアダイ アプリケーションに必要とされる品質や信頼性を定義します。 TN-00-14 10/2009 152.83 KB
Recommended Soldering Parameters: マイクロン テクノロジー製品に推奨されるはんだ付けテクニックやパラメータを定義します。 TN-00-15 03/2007 69.09 KB
Uprating of Semiconductors for High-Temperature Applications: 温度の改良やコンポーネント使用にかかわるリスク、製造元の環境仕様外のシステムに関連する問題を説明します。 TN-00-18 05/2010 428.33 KB
Understanding Signal Integrity: 新製品のコンセプトから製造中止を通じてメモリーデザインやテスト、確認ツールを最大限に利用する方法を説明します。 TN-00-20 12/2009 1.52 MB
SEMI Wafer Map Format: マイクロン社では半導体製造装置材料協会 (SEMI) によって認証されたウェハマップ ファイル形式を採用しています。マイクロン社のお客様はSEMI形式によって一貫して互換性が高く、信頼できるマップファイルを常に受け取ることができます。 TN-00-21 02/2009 110 KB
Thinning Considerations for Wafer Products: お客様の特定要件を満たす最適なウェハ細線化プロセスに関する情報です。 TN-00-19 10/2009 73.58 KB
Decoupling Capacitor Calculation for a DDR Memory Channel: Provides a decoupling capacitor calculation for a DDR memory channel TN-46-02 12/2004 151.37 KB
Calculating DDR Memory System Power: Describes how to calculate DDR memory system power. TN-46-03 03/2005 336.91 KB
General DDR SDRAM Functionality: Describes DDR SDRAM functionality TN-46-05 12/2001 254.8 KB
Termination for Point-to-Point Systems: Provides a basic understanding of transmission line theory that is important to insure signal integrity in today's high-speed digital systems. TN-46-06 03/2011 356.29 KB
DDR333 Design Guide for Two-DIMM Unbuffered Systems: Describes DDR333 design guide for two-DIMM unbuffered systems TN-46-07 12/2002 5.93 MB
Designing for 1Gb DDR SDRAM: Provides system designers with essential information relevant to utilizing the 1Gb double data rate (DDR) synchronous dynamic random access memory (SDRAM). TN-46-09 11/2009 175.43 KB
DDR SDRAM Point-to-Point Simulation Process: Covers rarely addressed areas of the DDR SDRAM point-to-point simulation process TN-46-11 07/2005 330.05 KB
Mobile LPDDR Versus Standard DDR SDRAM: An overview of the functional and mechanical differences between low-power and standard DDR and a description of exclusive features of LPDDR TN-46-15 12/2007 432.44 KB
Mobile LPDRAM Unterminated Point-to-Point System Design:Layout and Routing Tips: Provides guidance for the development of multilayer board designs TN-46-19 11/2008 552.55 KB
PCN/EOL Systems: マイクロン社製品の変更通知や製造中止システムについて説明します。 CSN-12 04/2012 79.21 KB
Wafer Packaging and Packaging Materials: マイクロン社製品の発送に使用される各材料についての配送およびリサイクルに関する総合情報を提供します。 CSN-20 09/2011 776.24 KB
Bare Die SiPs and MCMs: ベアダイSiPおよびMCMに対するデザインの考えを説明します。 CSN-18 04/2009 151.06 KB
Shipping Quantities: 部品数の表を提供します。 CSN-04 04/2012 472.27 KB
Micron KGD Definitions: マイクロン社製KGD-C1およびKGD-C2 DRAMダイのテスト仕様とパラメータを説明します。 CSN-22 07/2009 65.52 KB
Micron Component and Module Packaging: マイクロン社のパッケージラベルと手順について説明します。 CSN-16 02/2012 887.13 KB
ESD Precautions for Die/Wafer Handling and Assembly: 生産コストの削減に繋がる、作業環境においてESDを制御することのメリット（高い生産性や向上した品質と信頼性を含む）を説明します。 CSN-24 08/2010 119.08 KB
Electronic Data Interchange: EDI送信セット、プロトコルおよび問い合わせ先を説明します。 CSN-06 09/2005 53.5 KB
RMA Procedures for Packaged Product and Bare Die Devices: 標準の返品承認（RMA）手順と、ベアダイのRMAに関する違いをまとめています。 CSN-07 10/2010 82.64 KB
ISO System Management Standards: ISOシステム管理基準について説明します。 CSN-08 04/2004 39.18 KB
Competitive DDR Memory Subsystems: DDR milestones and platform design 12/2009 2.64 MB
DDR System Design Considerations: DDR overview 12/2009 3.46 MB
The Future of Memory and Storage: メインメモリとFlashメモリの傾向についての概要 12/2009 1.54 MB
DDR SDRAM System-Power Calculator:  01/2010 55.81 KB
DRAM Component Part Numbering System: DDR3/DDR2/DDR/SDR SDRAM、 モバイルLPDRAMおよびRLDRAMコンポーネントの部品番号ガイド 04/2012 36.89 KB
FBGA Date Codes: FBGA梱包済みコンポーネントの日付コード 08/2005 22.36 KB
Moisture Absorption in Plastic Packages: Describes shipping procedures for preventing memory devices from absorbing moisture and recommendations for baking devices exposed to excessive moisture TN-00-01 02/2010 87.26 KB
Accelerate Design Cycles with Simulation Models: マイクロンでは、レイアウトの前に新しいデザインを確認するのに必要なツールとガイドラインを提供します。本テクニカルノートではソフトウェア モデルのサポート、シグナル インテグリティの最適化および倫理回路デザインについて説明します。 TN-00-09 02/2010 206.91 KB
Hardware Tips for Point-to-Point System Design: Provides hardware tips for point-to-point system design, termination, and layout TN-46-14 06/2008 376.6 KB
Initialization Sequence for DDR SDRAM: Describes the initialization sequence and configurable device parameters. TN-46-08 08/2010 294.95 KB
Micron Wire-Bonding Techniques: 本テクニカルノートでは、マイクロン社製品のニッケル パラジウム（NiPd）およびアルミニウム（Al）両方に対するワイヤボンディング テクニックのガイダンスを提供します。 TN-00-22 11/2010 66.13 KB
Micron BGA Manufacturer's User Guide: 最新型および旧型両方のマイクロン社ボール グリッド アレイ（BGA）パッケージを製造プロセスに簡単に統合できる情報をお客様に提供します。通常のパッケージ関連および製造行程の実践を説明した高レベルなガイドラインと参照マニュアルがセットになっています。 CSN-33 07/2011 353.32 KB
Product Marks/Product and Packaging Labels: 製品の部品マーキングと製品およびパッケージラベルについて説明します。 CSN-11 04/2012 724.89 KB
Industrial and Multi-Market Applications Flyer: 自動車、産業、医療、製造およびその他の多数市場セグメントにおいて技術開発に拍車をかける当社の幅広く、安定したIMM集中型メモリソリューションのポートフォリオです。 製品広告チラシ 08/2011 593.95 KB
Bypass Capacitor Selection for High-Speed Designs: 高速デザインに対するバイパス コンデンサの選択について説明します。 TN-00-06 03/2011 481.9 KB

注意：安全性の高い文書 (安全ロック) を表示するにはログインするか、安全性の高い文書をクリックしてアクセスを要請してください。

On DDR, what happens when DQS write postamble (tWPST) maximum specification is exceeded?What problems could this cause?
The tWPST maximum specification is not a device limit.The device will operate with a greater value for this parameter, but system performance (bus turnaround) will degrade accordingly.
On DDR, can the allowed jitter tolerance be larger than +/-150ps if we use a clock of 120 MHz instead of 133 MHz?Can the allowed jitter tolerance be larger if the device is faster?
The part may have more tolerance or margin to jitter than 150ps at 133 MHz, but Micron still has the same specification for all speeds.Micron does not relax jitter specifications for a lower speed.
Is VREF required during self refresh?I would like to put DDR memory in self refresh mode and turn off power to the CPU (the system is battery-operated).Can I disable VREF and still have correct self refresh operation?
Yes. VREF is required during self refresh.All DDR components' on-chip address counters are still operational during self refresh mode, so VDD must be maintained within the stated data sheet limits.Again, VREF must not be disabled after the DDR memory is put into self refresh mode.Doing so could easily result in inadvertently exiting self refresh.You should understand that VREF draws almost no power; any current drawn by VREF is negligible when compared to VTT and the core VDD.DDR components typically use a differential pair common source amplifier as their SSTL_2 input receiver.Because the VREF pin is used primarily as an input to this circuit, its current draw is low.It is so low, in fact, that the device’s input leakage current (~5µA) can be considered the maximum current requirement for the VREF pin.Typical VTT power is drawn from other places on the board and depends on the other components used on the module/system in addition to DRAM devices.
On DRAM, can a READ or WRITE command be given instead of a refresh?
If all of the different row addresses are read or written within the refresh time (tREF), a refresh need not be performed.(The different row addresses are the same number of rows as the number of REFRESH cycles.For example, in the case of 8,192/64ms, the number of rows equal 8,192.)With DRAM, selecting row addresses causes the same action as a refresh, so a REFRESH command need not be executed.
What is the maximum junction temperature at which DDR SDRAM functionality is guaranteed?
Please refer to page 3 of Micron’s technical note on thermal applications:TN-00-08.If functionality or operation is not a concern, refer to storage temperature specification limits on the part’s data sheet.
What is the difference between no connect (NC), no function (NF), and do not use (DNU) pins?How should external connections to them be handled?
An NC (no connect) pin indicates a device pin to which no internal connection is present or allowed.Micron recommends that no external connection be made to this pin.However, if a connection is inadvertently made, it will not affect device operation.Sometimes NC pins could be reserved for future use.Refer to the part’s data sheet to confirm whether the pin is reserved for future use.An NF (no function) pin indicates a device pin that is electrically connected to the device but for which the signal has no function in the device operation.Micron strongly recommends that no external connection be made to this pin.A DNU (do not use) pin indicates a device pin to which there may or may not be an internal connection but to which no external connections are allowed.Micron requires that no external connection be made to this pin.Refer to the part’s data sheet for more details.
On DRAM, can unused DQ (data) pins be left floating?
Micron recommends that unused data pins be tied HIGH or LOW.Because Micron uses CMOS technology in DRAM manufacturing, letting them float could leave the pins susceptible to noise and create a random internal input level.Unused pins can be connected to VDD or ground through resistors.
Can you provide a brief description of the necessary circuit functionality we would need to employ to transition from EDO to SDRAM technology?
Synchronous DRAM, as its name suggests, is a synchronous device and is a little different from EDO.SDRAM are directly tied to the same system clock that drives all of the other subsystems.SDRAM uses a dual-bank architecture—an interleave technique that essentially allows one cell to be read while another is being prepared for a cell access.This "cell hopping" eliminates downtime between cell activities and provides good performance improvement.Since the SDRAM will operate at higher speeds, attention needs to be paid to signal layout, including transmission line techniques such as series-terminating resistors.A consequence of signal layout could be noise due to faster clocks, crosstalk, etc.At the very least, an SDRAM controller is necessary for transitioning from EDO to SDRAM technology.
Can I get samples?
Yes. Talk to your service representative.
A customer uses a DDR -6T part at 333 MHz. Can he substitute a faster speed grade part (DDR400, -5B) without encountering problems due to the 2.6V operation?Can the customer run the part at -75 speeds?
Yes, all speed grades are backward-compatible.So, -5B can run at -6T timing and -6T voltage levels (2.5V). At DDR400 speeds, Micron parts require (in compliance with JEDEC standard) Vdd = VddQ = 2.6V ±0.1V. At slower speed grades (DDR333 through DDR200), the Micron parts are backward compatible, only requiring Vdd = VddQ = 2.5V ±0.2V.
Do I need a separate voltage regulator to supply Vref power?
How Vref is supplied depends on the system design.Many multi-drop systems (where there are several modules and a need for Vtt on the system board) already have a designated voltage regulator for DDR memory.In this case, the voltage regulator may have a dedicated tap for Vref.Other systems that incorporate point-to-point memory typically use a simple voltage divider resistor network between Vdd and Vss.
How long does Micron plan to support DDR?
Micron has an extensive customer base across all four densities (256Mb–1Gb) of DDR and plans to support it for several years.Contact your local Micron sales representative for direction on the preferred part number to qualify.
How long does Micron plan to support 3.3V SDRAM?
Micron has an extensive customer base across all four densities (64–512Mb) of SDR and plans to support it for several years.Contact your local Micron sales representative for direction on the preferred part number to qualify.
Does Micron provide VHDL models for DDR parts?
No. Micron no longer supports VHDL models.We can, however, provide a generic 8 Meg x 8 model (MT46LC8M8) that can be scaled to the desired model dimensions.It’s a good starting point for building a compatible DDR model.To obtain this file, contact your Micron representative or a Micron applications engineer.You could also contact Denali or Synopsys to obtain one of their models.Or you could use a suitable multi-language simulator (like Modelsim) that cosimulates Verilog and VHDL and then download our Verilog model.

DDR SDRAM

関連情報

DDRツールボックス