DDR3 SDRAM

DDR3 SDRAM

市場トップクラスのテクノロジ

By pushing the envelope in key areas like power consumption, signaling speeds, and bandwidth, our DDR3 brings new levels of performance to desktop, notebook, and server computing systems.

Tech BurstマイクロンDDR3 — 業界トップのパフォーマンスとサポート

DDR3は、CPUシステム向けの次世代の高性能ソリューションです。消費電力、通信速度、および帯域幅などの主要な領域でより高いレベルを追求、実現することで、DDR3は、デスクトップやノートブックパソコン、サーバー コンピューティング システムで新たなレベルの性能を実現します。DDR3は1066～1600 MT/sのデータ転送速度、および533～800 MHzのクロック周波数をそれぞれサポートしており、実質的にDDR2の2倍の速度を実現しています。DDR3の標準の1.5V供給電圧により、DDR2に比べて最大30%の消費電力の削減を実現しています。

DDR3はまた、電力効率を新しいレベルへと引き上げます。当社標準の1.5V供給電圧はDDR2より最大30%電力利用を抑えますが、さらに1.35V製品は標準の1.5V消費量より20%削減します。

お客様がDDR3の採用をご希望の際は、当社はいつでもそのお手伝いをします。業界リーダーとして当社は、専門的知識や能力を活かし、お客様が技術的な詳細情報を調べるサポートを行うとともに、それぞれのアプリケーションに最適なDDR3ソリューションを推奨します。

DDR3 SDRAM製品カタログと関連資料


Balancing Power and Performance for Tablet and Ultrathin-Client Computing
タブレットとシンクライアントによりコンピューティングの展望が変わりつつあります。またメモリ要件にも変化が見られます。これらのパワフルでモバイル性の高いパーソナル コンピューティング デバイスでは、メモリパフォーマンス要件とバッテリー駆動時間のどちらを優先させるかが微妙な問題であり、もちろんスペース的にも制約があります。Our new 1.35V DDR3Lm specifically targets the ultrathin-client market with an optimal combination of high performance (data rates up to 1600 MT/s), low power usage (with tight IDD6 specs, 50% self refresh power savings versus standard DDR3L, and TCSR enablement), cost efficiency, and footprint size (x32 options)—the best of LPDDRx and DDRx technologies, blended into one.

メモリ使用量の高いシステム向けソリューション
新しいハードウェア設計でより高い性能が求められる場合、当社はそのニーズにお応えします。当社のDDR3は次世代システムのメモリ要求に対応することができます。帯域幅は大幅に増加し、最大速度は1600 Mb/sです。最高で、データ転送速度は約1秒間に10万ページのドキュメントを転送する速度に相当しています。

特徴 メリット
Package FBGA Enables better electrical performance and speed
Pinout Improved pinout Improves signal integrity, power and ground distribution, and reliability
Voltage 1.35V, 1.5V Reduces memory system power demand
密度 1Gb, 2Gb, 4Gb Enables large memory subsystems
Internal Banks 8 Provides better back-to-back access and performance
Speed DDR3-1066, DDR3-1333, DDR3-1600 Provides migration path for higher bus speeds
Termination DRAM on-die termination (ODT) Improves write signaling
Data Strobes Differential or single-ended Improves system timing margin by reducing strobe crosstalk
Leveling Improved read/write leveling Allows better control of time delta, data capture, and receiver timing
System Synchronization Master reset Improves stability

タイプ 安全性 題名および説明 ID番号 更新日 サイズ
IBIS Behavioral Models: マイクロンは長年IBISオープンフォーラムのメンバーであり、IBIS仕様を完全にサポートします。ほとんどのマイクロン社製品のIBISモデルはマイクロン社ウェブサイトからダウンロードできます。 TN-00-07 11/2009 163.98 KB
Thermal Applications: マイクロンのコンポーネントおよびモジュールが最大許容温度を超えないようにするための一般方法や条件を定義します。 TN-00-08 05/2010 252.18 KB
Understanding Quality and Reliability Requirements for Bare Die Applications: ベアダイ アプリケーションに必要とされる品質や信頼性を定義します。 TN-00-14 10/2009 152.83 KB
Recommended Soldering Parameters: マイクロン テクノロジー製品に推奨されるはんだ付けテクニックやパラメータを定義します。 TN-00-15 03/2007 69.09 KB
Uprating of Semiconductors for High-Temperature Applications: 温度の改良やコンポーネント使用にかかわるリスク、製造元の環境仕様外のシステムに関連する問題を説明します。 TN-00-18 05/2010 428.33 KB
Understanding Signal Integrity: 新製品のコンセプトから製造中止を通じてメモリーデザインやテスト、確認ツールを最大限に利用する方法を説明します。 TN-00-20 12/2009 1.52 MB
SEMI Wafer Map Format: マイクロン社では半導体製造装置材料協会 (SEMI) によって認証されたウェハマップ ファイル形式を採用しています。マイクロン社のお客様はSEMI形式によって一貫して互換性が高く、信頼できるマップファイルを常に受け取ることができます。 TN-00-21 02/2009 110 KB
Thinning Considerations for Wafer Products: お客様の特定要件を満たす最適なウェハ細線化プロセスに関する情報です。 TN-00-19 10/2009 73.58 KB
DDR3 Power: Estimates, effects of bandwidth, and comparisons to DDR2 12/2009 598.62 KB
DDR3 RDIMMs Channel: Basics, topology, simulations, and timing 12/2009 1.15 MB
Server Memory Solutions for the Impending Data Center Power Crisis: Facts about data center energy consumption and information about how to achieve significant power savings with Micron's low-voltage memory modules for servers. White Paper 12/2009 309.03 KB
DDR3 Thermals: Thermal limits, operating temperatures, tools, and system development 12/2009 1.32 MB
DDR3 - What's New: Technology trends, market forecast, road maps 12/2009 404.43 KB
PCN/EOL Systems: マイクロン社製品の変更通知や製造中止システムについて説明します。 CSN-12 04/2012 79.21 KB
Wafer Packaging and Packaging Materials: マイクロン社製品の発送に使用される各材料についての配送およびリサイクルに関する総合情報を提供します。 CSN-20 09/2011 776.24 KB
Bare Die SiPs and MCMs: ベアダイSiPおよびMCMに対するデザインの考えを説明します。 CSN-18 04/2009 151.06 KB
Shipping Quantities: 部品数の表を提供します。 CSN-04 04/2012 472.27 KB
Micron KGD Definitions: マイクロン社製KGD-C1およびKGD-C2 DRAMダイのテスト仕様とパラメータを説明します。 CSN-22 07/2009 65.52 KB
Micron Component and Module Packaging: マイクロン社のパッケージラベルと手順について説明します。 CSN-16 02/2012 887.13 KB
ESD Precautions for Die/Wafer Handling and Assembly: 生産コストの削減に繋がる、作業環境においてESDを制御することのメリット（高い生産性や向上した品質と信頼性を含む）を説明します。 CSN-24 08/2010 119.08 KB
Electronic Data Interchange: EDI送信セット、プロトコルおよび問い合わせ先を説明します。 CSN-06 09/2005 53.5 KB
RMA Procedures for Packaged Product and Bare Die Devices: 標準の返品承認（RMA）手順と、ベアダイのRMAに関する違いをまとめています。 CSN-07 10/2010 82.64 KB
ISO System Management Standards: ISOシステム管理基準について説明します。 CSN-08 04/2004 39.18 KB
The Future of Memory and Storage: メインメモリとFlashメモリの傾向についての概要 12/2009 1.54 MB
Main Memory Technology Direction: Technology trends, customer requirements, intro to DDR3 12/2009 531.53 KB
Calculating Memory System Power For DDR3 : Details how DDR3 SDRAM consumes power and provides the tools that system designers can use to estimate power consumption. TN-41-01 05/2007 1.12 MB
DDR3 ZQ Calibration: Describes how the DDR3 SDRAM driver design has been enhanced TN-41-02 02/2008 250.61 KB
DDR3 Dynamic On-Die Termination : With DDR3, dynamic ODT provides systems with increased flexibility to optimize termination values for different loading conditions TN-41-04 03/2008 370.26 KB
DDR3 Termination Data Strobe : Provides guidelines for using the TDQS feature to reduce signal integrity issues associated with mismatched DQS loading in in combined x4-based/x8-based systems TN-41-06 03/2008 152.41 KB
DDR3 Power-Up, Initialization, and Reset: Describes power-up, initialization, and reset with DDR3. TN-41-07 10/2008 504.77 KB
DDR3 SDRAM System-Power Calculator: Version 0.9 12/2010 195.3 KB
DRAM Component Part Numbering System: DDR3/DDR2/DDR/SDR SDRAM、 モバイルLPDRAMおよびRLDRAMコンポーネントの部品番号ガイド 04/2012 36.89 KB
FBGA Date Codes: FBGA梱包済みコンポーネントの日付コード 08/2005 22.36 KB
Moisture Absorption in Plastic Packages: Describes shipping procedures for preventing memory devices from absorbing moisture and recommendations for baking devices exposed to excessive moisture TN-00-01 02/2010 87.26 KB
Accelerate Design Cycles with Simulation Models: マイクロンでは、レイアウトの前に新しいデザインを確認するのに必要なツールとガイドラインを提供します。本テクニカルノートではソフトウェア モデルのサポート、シグナル インテグリティの最適化および倫理回路デザインについて説明します。 TN-00-09 02/2010 206.91 KB
Design Guide - Dealing with DDR2/DDR3 Clock Jitter: DDR2/DDR3クロックジッタの仕様について探索し、その適用法や違反への対処法に関するガイドラインを提供します。 TN-04-56 09/2008 272.53 KB
Micron Wire-Bonding Techniques: 本テクニカルノートでは、マイクロン社製品のニッケル パラジウム（NiPd）およびアルミニウム（Al）両方に対するワイヤボンディング テクニックのガイダンスを提供します。 TN-00-22 11/2010 66.13 KB
Micron BGA Manufacturer's User Guide: 最新型および旧型両方のマイクロン社ボール グリッド アレイ（BGA）パッケージを製造プロセスに簡単に統合できる情報をお客様に提供します。通常のパッケージ関連および製造行程の実践を説明した高レベルなガイドラインと参照マニュアルがセットになっています。 CSN-33 07/2011 353.32 KB
DDR3L SDRAM System-Power Calculator:  07/2011 197.81 KB
Product Marks/Product and Packaging Labels: 製品の部品マーキングと製品およびパッケージラベルについて説明します。 CSN-11 04/2012 724.89 KB
DDR3 Advantages Presentation: Covers power, speed, performance, and more 12/2009 365.19 KB
Error Correction Code in SoC FPGA-Based Memory Systems: This presentation will examine the potential sources and implications of soft errors and explain an error detection and correction method implemented by Altera and Micron to make embedded systems more resilient to these types of soft errors. 04/2012 361.92 KB
Industrial and Multi-Market Applications Flyer: 自動車、産業、医療、製造およびその他の多数市場セグメントにおいて技術開発に拍車をかける当社の幅広く、安定したIMM集中型メモリソリューションのポートフォリオです。 製品広告チラシ 08/2011 593.95 KB
Bypass Capacitor Selection for High-Speed Designs: 高速デザインに対するバイパス コンデンサの選択について説明します。 TN-00-06 03/2011 481.9 KB

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What is the output driver impedance for DDR3?
The default output driver impedance for DDR3 is 34 ohms.The impedance is based on calibration to the external 240 ohm resistor, RZQ.
What is the operating voltage?
DDR3 operates at Vdd = VddQ = 1.5V ±0.075V.
What is the "MPR"?
MPR is a multi-purpose register.It is a specialized register designed to allow predefined data to be read out of the DRAM.Data is one bit wide and is output on a prime DQ. For Micron DDR3 parts, the prime DQs are DQ0 for x4/x8 and DQ0/DQ8 for x16.Two locations in the MPR are defined.One allows the readout of predefined data burst—in this case, 01010101.The other location is used to output the refresh trip points from the on-die thermal sensor.
What is the RESET# pin used for?
RESET# is the master reset for the DRAM.It is an active LOW, asynchronous input.When the RESET# is asserted, the DRAM outputs and ODT will tri-state.The DRAM counters, registers, and data will be unknown.A RESET must be performed as part of the power-up and initialization sequence.During this sequence, the RESET# must remain LOW for a minimum of 200µs.After power-up and initialization, RESET# may be asserted at any time.Once asserted, it must stay LOW for a minimum of 100ns and a full initialization of the part must be performed afterward.
Will Micron support an extended temperature range for DDR3?
Yes. Micron DDR3 parts will support a Tcase of 0°C to 95°C.
What is "ZQ Calibration"?
The ZQ calibration command can calibrate the DRAM's output drivers (Ron) and ODT values (Rtt) over process, voltage, and temperature when a dedicated 240 ohm (±1 percent) resistor is connected from the DRAM's ZQ pin to ground.In DDR3, two different calibration commands exist:ZQ calibration long (ZQCL) and ZQ calibration short (ZQCS).ZQCL is normally used during power-up initialization and reset sequences, but may be issued at any time by the controller, depending on the system environment.ZQCS is used to perform periodic calibrations to account for small voltage and temperature variations; it requires a smaller timing window to complete.
What is "write leveling"?
For improved signaling, DDR3 modules have adopted fly-by technology for the commands, addresses, control signals, and clocks.Due to signal routing, this technology has an inherent timing skew between the clock and DQ bus at the DRAM.Write leveling is a way for the system controller to de-skew the DQ strobe (DQS) to clock relationship at the DRAM.A simple feedback feature provided by the DRAM allows the controller to detect the amount of skew and adjust accordingly.
How do I determine the amount of time between ZQCS commands?
Each ZQCS command can correct a minimum of 0.5 percent impedance error within 64 clocks.To calculate the ZQCS interval, use the following formula:ZQCS Interval =ZQCorrection (Tsens x Tdriftrate) + (VSens x Vdriftrate) For the sensitivities, use the MAX number from the ODT voltage and temperature sensitivity table in the component specification.Drift rates will vary from system to system.ZQCorrection equals 0.5%/64 clocks.
How do I determine my CAS WRITE latency (CWL)?
In DDR3, only one CWL is valid for a given clock frequency range. - tCKavg = 2.5ns to <3.3ns, CWL = 5 - tCKavg = 1.875ns to <2.5ns, CWL = 6 - tCKavg = 1.5ns to <1.875ns, CWL = 7 - tCKavg = 1.25ns to <1.5ns, CWL = 8
Can I run Micron’s DDR3 memory at clock speeds slower than 300 MHz?
Yes. Micron supports the optional feature to disable the DLL.This feature allows the DRAM to operate at frequencies slower than 125 MHz. A minimum clock rate is not specified, but the timing still must satisfy the refresh interval (tREFI).When operating in DLL disable mode, special conditions apply:- no support of on-die termination (ODT); ODT must be disabled or turned off - both CL and CWL must be equal to 6 - data out is no longer edge-aligned to the clock and read latency will be AL + CL - 1 tCK
What component densities are available?
JEDEC has defined DDR3 densities of 512Mb–8Gb; Micron plans to support 1Gb through 4Gb.
What is the difference between the ZQCL and ZQCS commands?
ZQCL stands for ZQ calibration long.This command must be issued during the power-up and initialization sequence and requires 512 clocks to complete.After power-up and initialization, the command can be issued any time the DRAM is idle.These subsequent commands only require 246 clocks.This command is used when there is more impedance error correction required than a ZQCS can provide.ZQCS stands for ZQ calibration short.This command can be performed any time the DRAM is idle.One ZQCS can correct a minimum of 0.5 percent impedance error and requires 64 clocks.
What is Dynamic ODT?
Dynamic ODT (Rtt_WR) enables the DRAM to change termination values during a WRITE without having to perform a MODE REGISTER SET command.When Rtt_Wr and Rtt_Nom are both enabled, the DRAM will change termination values from Rtt_Nom to Rtt_Wr at the beginning of the WRITE burst.Once the burst is complete, the termination will be changed back to the Rtt_Nom value.Rtt_Wr can be used independently of Rtt_Nom, but termination will be on WRITEs only.
What is burst chop?
Due to DDR3's use of the 8n-prefetch architecture, a true burst of 4 is not possible with most designs.Burst chop mode (BC4) is unique to DDR3.In this mode, the last 4 bits of the burst are essentially masked.Timing in BC4 cannot be treated like a true BL4.For READ-to-WRITE, select WRITE-to-READ, and select WRITE-to-PRECHARGE transitions, the system can achieve clock savings in the BC4 mode.While doing READ-to-READ or WRITE-to-WRITE transitions, timing must be treated like BL8; no clock savings will be realized.

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