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    MRDIMMメモリとともに35.2ミリ秒で読み解く市場

    エブリン・グリーブリンク、ケビン・ギルディア（ゲスト） | 2025年6月

    Micron MRDIMMメモリとIntelプロセッサーが打ち立てたSTAC-A2の新記録は、金融モデリングにおけるコンピューティングとメモリの連携がいかに重要であるかを物語っています。

    金融インフラストラクチャにおけるメモリの現実

    メモリは金融システムの中で常に重要な役割を担ってきましたが、長い間、いわば脇役の扱いに甘んじていました。意思決定に関与するのではなく、データを保持する信頼性の高い保管場所とみなされてきたのです。

    その背景には、メモリパフォーマンスの向上が漸進的で、注目されてこなかったという事情があります1。多くの金融ワークロードは、CPUの性能やストレージに合わせて最適化されてきました。一方、最近になるまで、メモリ帯域幅がボトルネックになっているという認識はあまりありませんでした2。

    しかし、そうした見方は変わりつつあります。メモリは常にシステムの土台でしたが、現在では、コンピューティングとメモリがどのように連携すべきかを深く理解したうえで、システムアーキテクチャーが設計されるようになっています。この転換が顕著に見て取れるのが、金融モデリングとHPCシステムです。こうした分野では、数千ものシミュレーションが同時に走り、モデルのロジックに遅れずデータが移動できるだけのスピードが求められます。

    どのコンポーネントも、それだけでシステム全体の挙動を決定するわけではありません。重要なのは、コンピューティングとメモリが互いに最適化されているか、設計者がその連携をフルスタックでうまく構築できるかどうかです。メモリは、システム内でのデータフローの速度や、そのデータがいかにスムーズに移動するかを決定づける要素となります。

    リスクエンジンを構築するHPCアーキテクトにとって、メモリはもはや単なるスタックの一部ではありません。システムが金融市場の結果をどれほど速く、どれほど深くモデル化できるかを左右する、重要な駆動力なのです。こうしたシステムは、ハードウェアと金融市場が交わるで構築作業を行う専門家が構築しています。そして、常に次の問いを自らに投げかけています。

    市場変動に先んじて行動するためには、私たちは    （システムレベルで）どのようなものを設計すればよいか？

    このブログでは、STAC-A2での世界記録達成を単なるニュースとしてではなく、状況を捉える視点として取り上げます。メモリとコンピューティングが相互に最適化されたとき、どのような可能性が拓けるのかを考えていきます。

    Intel® Xeon® 6プロセッサーと、Micron 8800 MT/s MRDIMMメモリ（マルチプレックストランクDIMM）で構成されたシステムで達成されたこの成果は、偶然の産物ではありませんでした。実は、緻密に意図された設計によって生み出した成果だったのです。マイクロンとIntelが密接に連携し、メモリとコンピューティングアーキテクチャーをシステムレベルで調整した結果なのです。

    この種の調整は、単なる設計思想ではなく、現実のワークロードの高い負荷のもとでその真価が証明されます。それをはっきりと確認する手段に、STAC-A2ベンチマークがあります。このベンチマークは、数千に及ぶ市場シナリオの中で金融商品が日々どのように変動するかをシミュレートしながら、モデリングシステムの限界を試すものです。

    以下では、このベンチマークがシステムに何を求めるのか、その要求に応えるために必要な持続的なメモリスループットやシステムレベルでの連携がどのように焦点となるのかを詳しく見ていきます。

    STAC-A2ベンチマークの仕組み

    STAC-A2ベンチマークでは、プラットフォームに対し、数千もの金融シナリオを同時にシミュレートするという非常に高度な処理を求めます。

    こうしたシナリオは「シミュレートされた価格パス」に基づいて構築されます。これは、たとえば多資産オプションのような金融商品が、市場の上昇、下落、横ばいといった状況の中で、時間の経過に伴ってどのように価格変動するかをモデル化したものです。このベンチマークは、コンピューティングだけでなく、メモリに対しても厳しい負荷を与えるストレステストです。

    通常の実行では、数千もの価格パスをモデル化し、それぞれについて252の時間区間をステップごとにコンピューティングします。252という数は、恣意的に選んだものではありません。これは、一般的な暦年における取引日数に対応しています。つまり、「252の時間区間ステップを通じて何千もの結果をシミュレートする」とは、25,000通りもの異なる金融シナリオで、年間の全取引日にわたる市場の動きを日次ベースでモデル化するということです3。

    これはすなわち、何千もの計算が並行して進行し、すべてのCPUコアに対して安定したパフォーマンスが求められるだけでなく、シミュレーション中に各スレッドが共有メモリに絶えず読み書きを行うため、メモリ帯域幅が限界まで酷使されることを意味しています。そして結局のところ、システムの処理速度はメモリの能力が許す範囲内でしか発揮されません。

    テスト

    図1. あるオプション契約で想定される3つの価格パス（STAC-A2ベンチマークでシミュレーションされるケースの一部を示しています）。

    実際の例

    STAC-A2ベンチマークを実行する際は、単に1つの金融シナリオだけではなく、何千ものシナリオを同時にモデル化します。その膨大な負荷は、複数のスレッドに分散されて処理されます。これらはシステム内部で実行する小さな命令パスで、それぞれが異なるシナリオをたどります。1つのスレッドはデータを取得し、次のような計算を実行します：f(x) = [(市場の変動性 × 過信²) ÷ レガシーコード] + 絶妙なタイミングの市場ツイート1件。そして、得られた結果をメモリに戻して共有します。

    これらのパスは並列に実行されますが、人間がそれらすべてをリアルタイムで把握することは不可能です。そこで少しスピードを落として、いくつかのパスだけを追ってみましょう。

    たとえば、ある架空の株式に連動したオプション契約を考えます。この株式は、2025年6月4日に103ドルで終値を付けたとします。あるシミュレーションパスでは、この株価が75取引日以内に125ドルまで上昇し、オプションを早期行使することで利益が得られる展開が描かれています。一方、別のパスでは、株価が期間中ずっと100ドル前後で推移し、オプションは利益が出ないまま満期を迎える結果となります3。

    図1は、ベンチマーク実行中に探索される可能性のある25,000通りのパスのうち、3つの代表的なシナリオを示したものです。

    そしてこのようなプロセスが、1年分の取引日を通じて何千回も繰り返されると想像してみてください。これが、STAC-A2ベンチマークが負荷をかけるように設計されている計算処理の重みです。ここで、いよいよ世界記録の登場です。

    ベンチマークで明らかになったこと（世界記録の詳細）

    Micron MRDIMMメモリによって、Intel® Xeon® 6プロセッサーは1暦年の期間全体のシミュレーションを難なく実行し、わずか35.2ミリ秒でベンチマークを完了するという新たな世界記録を樹立しました。

    この新システムは、従来のベースラインと比較してスループットが2倍以上に向上し、コールドスタート性能は約10倍高速化、さらに大規模データセットでは約2倍の処理速度を達成しながら、エネルギー効率も28%向上させました。この世界記録は、1つの重要な事実を明らかにしています。――メモリは単にシステムを支えるだけでなく、そのスピードの限界をも決定づける存在であるということです。

     ベースラインシステム5新システム（世界記録を樹立）4
    プロセッサー2x Intel® Xeon® Platinum 8592+プロセッサー2x Intel® Xeon® 6980Pプロセッサー
    メモリ16x 64GB DDR5 RDIMMs @5600 MT/s24x Micron 64GB DDR5 4x8 MRDIMMs @8800 MT/s
    ソフトウェアスタックSTAC-A2 Pack for Intel® oneAPI（Rev N）STAC-A2 Pack for oneAPI（Rev R）
    オペレーティングシステムRed Hat Enterprise Linux® 9.3Red Hat Enterprise Linux® 9.5


    表1.     テスト構成の詳細
     

    今、私たちに求められるパフォーマンス

    結果がすべてを物語ることもあれば、その結果から新たな気づきを得られることもあります。今回の結果は、その両方を備えています。金融リスク分析においてSTAC-A2の世界記録を樹立したことは、間違いなく称賛に値する成果です。しかし、それと同じくらい重要なのは、その記録に到達するために必要だった「意図的な調整」です。

    メモリとコンピューティングは別々に最適化されたのではなく、互いを意識してチューニングされ、システム全体の要件に応えるよう慎重に設計されています。こうした高度な連携がもたらすのは、記録の更新だけではありません。それは、市場が動く前にインサイトを得られるという、競争優位なスタートを可能にするのです。

    STAC-A2ベンチマークは特定の金融ワークロードを反映したものですが、その原則は、タイミング、スケーラビリティ、モデリングの深度がシステムを限界まで追い込むあらゆる分野に当てはまります。これは、アーキテクチャーが内側で適切に調整されている場合に起こります。メモリとコンピュートが主導権を奪い合うのではなく、互いのニーズを先読みして動作します。

    このスケールになると、パフォーマンスとは単にシステムの処理速度ではなく、その基盤となるコンポーネント間の関係性そのものが問われるのです。

    詳細

    謝辞

    今回のSTAC-A2ベンチマークテストは、Intel、STAC（Strategic Technology Analysis Center）、マイクロンの協力のもと行われました。テストとシステム構成の実施には、マイクロンからスラバニ・ゴマタム、スダーシャン・バズクダイ、ジュディ・デュシャーム、ジェイ・ウォルストラムが参加しました。レポート全文は次のリンクからご覧いただけます：https://stacresearch.com/INTC250422。

    1. SemiAnalysis. （2024年9月3日）. メモリの壁：When DRAM stopped scaling（メモリの壁：DRAMのスケーリングが限界に達したとき）：https://semianalysis.com/2024/09/03/the-memory-wall/#dram-primer-when-dram-stopped-scaling
    2. STAC Research. （2022年）. STAC Fall 2022 Summit – New York City（STAC 2022年秋サミット – ニューヨーク市）. https://www.stacresearch.com/fall2022NYC
    3. Barchart.（発行日不明）. Micron Technology Inc.（MU）Options Chain（マイクロン・テクノロジー（MU）のオプションチェーン）：https://www.barchart.com/stocks/quotes/MU/options
    4. STAC Research. （2025年5月9日）. Intel STAC Report INTC250422（インテル STACレポート INTC250422）：https://stacresearch.com/INTC250422
    5. STAC Research. （2024年4月26日）. Intel STAC Report INTC240321（インテル STACレポート INTC240321）：https://stacresearch.com/INTC240321

    コンテンツ戦略マーケティングリーダー

    Evelyn Grevelink

    エブリンは、マイクロンテクノロジーのクラウドメモリビジネスユニット（CMBU）戦略マーケティングチームで、コンテンツ戦略を担当しています。クリエイティブかつ戦略的なストーリーテリングを通じて、エンジニアリングとマーケティングをつなぐ架け橋となることに情熱を注いでおり、専門は、大規模言語モデル、AI、最先端のメモリテクノロジーといった複雑な概念を伝えるための、説得力のある記事の執筆や説明図の作成です。カリフォルニア州立大学サクラメント校で物理学の学士号を取得しています。

    インテル、ソリューションアーキテクト

    ゲスト著者 ケビン・ギルディア氏

    ケビン・ギルディア氏は、インテルのソリューションアーキテクトとして、世界的な金融・取引関連企業とエンジニアリングパートナーシップを構築しています。最近は、HPCと低レイテンシーのワークロードの最適化に重点を置いた研究論文を発表しています。以前は、Hewlett Packard Enterprise（HPE）のプリンシパルアーキテクトとして、クラウドサービスプロバイダーとパートナーシップを組み、ハイパースケールデータセンターの実装、高性能コンピューティング、AIインフラストラクチャーに取り組んでいました。MITで理学士号を取得。ニューヨーク市を拠点として活動しています。