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半導体エコシステムは、半導体デバイスの設計、製造、流通、応用に携わるさまざまな業界、テクノロジー、関係機関を網羅しつつ、複雑かつ相互接続された枠組みを構成しています。この構成の一角を占める設計・知的財産（IP）プロバイダーは著しい進化を遂げ、今日のチップ開発に不可欠な一員としての地位を確立しています。
1980年代における電子設計自動化（EDA）ツールの出現と、1990年代における半導体IPセクターの成長を経て、システムオンチップ（SoC）設計は、再利用可能なIPブロックへの依存度をますます高めています。現在、SoCコンテンツの80%以上は再利用IPで構成されており、一般的なチップには200以上のIPブロックが統合されています。1
半導体市場における新しいテクノロジーの導入には、極めて高い複雑性が伴います。IPプロバイダーや検証IP（VIP）ソフトウェアベンダーなど、エコシステムパートナーによる支援の度合いが状況を決定することもよくあり、その支援によって普及が困難になることもあれば、そうした支援が商業的成功のはずみとなることもあります。
マイクロンとCadence Design Systemsの戦略的コラボレーションは、メモリテクノロジーの進歩における画期的な出来事と言えます。このコラボレーションは、Cadenceの最新のLPDDR5/5XメモリコントローラIP、物理レイヤー（PHY）IP、検証IP（VIP）にDirect Link ECC Protocol（DLEP）機能を組み込み、人工知能、自動車、データセンターの各アプリケーションでシステムパフォーマンスの大幅な改善を促すことを主眼としています。
標準DRAMによるECCデータ転送と、DLEP搭載のDRAMによるECCデータ転送の比較
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メモリテクノロジーにおけるDLEPの重要性
DLEPは、従来のインラインエラー訂正コード（ECC）固有の制約に対処するために設計された重要なイノベーションです。最新の車両の高性能なAIアプリケーションや、信頼性の高い先進運転支援システム（ADAS）アプリケーションでは、DLEPが果たす役割は特に重要です。DLEPの主な利点は、インラインECCオーバーヘッドに割り当てられるペイロードメモリスペースと帯域幅を、高い割合で使用可能な状態に戻せるという点です。この仕組みにより、システムパフォーマンスとリソース効率が底上げされます。マイクロンとCadenceのコラボレーションを通じて、この利点が最大限に引き出されます。
DLEPは、従来のインラインECCにまつわる制約への対処を目的とした重要なイノベーションです。AIアクセラレーターや自動車テクノロジーにおけるADASなど、高い信頼性と優れたパフォーマンスが要求されるアプリケーションでは、この改善が極めて重要です。
インラインECCとDLEPを比較し、帯域幅の15～25%増加を示すグラフ
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DLEPの主な利点の1つは、インラインECCによるペナルティで犠牲になっている、相当な割合のペイロードメモリスペース、追加のアドレッサブルメモリスペースと帯域幅の6%以上、帯域幅の増加分15～25%を使用可能な状態に戻せる点です。この仕組みにより、システムパフォーマンスの向上と効率化が実現し、メモリ管理でpJ/b（ピコジュール／ビット）に換算して消費電力が約10%削減されます。2マイクロンとCadenceのコラボレーションは、このようなメリットを最大限に引き出します。
戦略的コラボレーションによる統合と検証
マイクロンの先進的なDLEP機能は、CadenceのLPDDR5/5X IPポートフォリオとVIPツール一式にシームレスに統合されています。この統合は、複雑なSoC設計の検証プロセスを最適化するように設計されています。これによってDLEPテクノロジーを多様なアプリケーションで効果的に実装できます。VIPソリューションにより、新しいメモリテクノロジーの運用と有効性を実証できます。マイクロンとCadenceの強力な提携により、DLEPの採用がメモリテクノロジーにおける新たな基準として確立されます。
CadenceのVIPツールセットにより、複雑なSoCアーキテクチャーの徹底検証、検証精度の向上、市場投入までの期間の短縮、コスト削減、プロトコルのコンプライアンス評価や自動テスト生成といった高度な機能などの主な利点がもたらされます。こうした利点はすべて、新しいメモリソリューションを高い信頼性で効率的に実装する支えとなります。DLEP機能をサポートするCadenceのLPDDR5X VIPメモリモデル3は、ECCの保存に使用される追加のメモリセルへのデバッグアクセスを行い、読み取り／書き込み中に瞬時にビット値をコールバックオーバーライドし、DLEPが有効な場合に禁止モードをチェックします。
このような統合的アプローチにより、次世代ソリューションを支えるDLEPテクノロジーのメリットが実現します。
AIと自動車におけるDLEPの利点
DLEPをメモリアーキテクチャーに統合することで、信頼性の向上、卓越したパフォーマンス、データの完全性、エネルギー効率の向上が求められるAIや自動車業界などの分野に多大なメリットがもたらされ、ミッションクリティカルなシステムの稼働寿命が延びます。また、こうした進化はコスト削減への貢献となり、DLEPテクノロジーの存在価値をさらに高めます。
DLEPの前進
CadenceとマイクロンのコラボレーションによってDLEPの採用が進みつつあり、システムデザイナーは、厳しい機能安全要件を満たしながら、より広い帯域幅、メモリ利用率の向上、低消費電力のすべてを実現できるようになります。DLEPをCadenceのLPDDR5/5Xコントローラ、PHY IP、VIPに統合することで、堅牢なシリコン実証済みのソリューションは検証を簡潔に行いつつ市場投入までの期間を短縮できるようになるため、エンジニアに大きなメリットがもたらされます。データ集約型で安全性が重視されるワークロードが増大し続ける状況の中で、Cadenceとマイクロンのコラボレーションにより、自動車やAIなど多くの分野で信頼性の高い効率的なメモリパフォーマンスが実現しています。
LPDDR5xのCadence VIPシミュレーションの詳細はこちら
1 車載用強化ECC搭載LPDDR5Xで課題の解決に挑む | Micron Technology Inc. 一般的なインラインシステムECC方式とDLEPとの比較で測定
2 TRENDS ININTELLECTUAL PROPERTY（知的財産におけるトレンド）、Global Semiconductor Alliance Intellectual Property Interest Group
3 https://www.cadence.com/en_US/home/tools/system-design-and-verification/verification-ip/simulation-vip/memory-models/dram/lpddr5.html
